Cadence 2019 年度使用者大會:幫助 IC 廠改進封裝之線路

2019-10-10 17:49:01 來源:拓墣產業研究
標簽:
AI   EDA   PCB   IC   Cadence

EDA工具大廠Cadence(益華計算機)于新竹舉行CDNLIVE 2019年度使用者大會,會中分享最新半導體應用發展趨勢。

 

其中,2019年主題以AI人工智能、智慧及云端系統設計等領域為主,Cadence也特別邀請半導體封測領域廠商,針對相關先進封裝設計模擬及運行情形進行經驗分享。

 

在Cadence EDA工具協助下,幫助IC系統廠改善先進封裝之線路模擬問題

2019年Cadence舉行使用者大會,會場內特別邀請臺灣相關廠商(半導體設計、制造及封測等廠商)分享其操作EDA工具經驗。

 

針對PCB設計及系統分析為主軸部分,特別邀請聯發科同仁分享先進封裝技術中的半導體設計技術方案,就高頻操作環境下遭遇之寄生電容問題,以及如何加速高密度封裝凸塊(Bumping)的結構與電性之模擬情形,皆深入探討其問題發生原因及因應對策,而透過Cadence EDA工具協助及系統簡化下,上述問題均獲得改善。

 

聯發科于先進封裝2.5D及InFO模擬,透過EDA工具及簡化流程取得解方

針對聯發科于先進封裝上遭遇的IC設計問題,主要以2.5D IC及InFO(Integrated Fan-Out)扇出型封裝設計等為題,藉此探討其中線路設計遭遇之困難點。

 

其中,2.5D IC封裝技術部分,由于系統為求有效提升整體運算效能并達到微縮尺寸之目的,使之透過加入中介層(Interposer)協助,讓元件線路彼此串接一起,達到高度整合之封裝目的。

 

 

然而2.5D IC封裝技術卻在高頻操作環境下,容易造成耦合效應(Coupling Effect)而導致寄生電容產生,在此情形下,藉由Cadence EDA工具模擬協助,重新調整微凸塊(Micro-Bumping)線路分布,可有效改善降低寄生電容值,提高整體元件的運算效能。


 
另一方面,對于聯發科在InFO扇出型封裝技術上遇到的難題,由于系統設計廠需針對IC系統之封裝線路,使用EDA工具進行相關結構及電性模擬,然而因InFO擁有高密度的封裝凸塊(2萬個以上)結構,使得從封裝結構到電性之模擬時間需花費長達12天。

 

此結果對IC系統廠而言,從設計端到模擬結果出來必須耗時數日,因此必須將整體InFO封裝結構進行模擬簡化(如下圖),試圖讓整體結構的凸塊數降低至4千個左右。

 

 

經過修改后,再次使用EDA工具進行模擬,現階段已可將模擬時間縮短至3.5小時,大大減少封裝模擬時間,并加速線路修改及調整之目標。

 
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作者簡介
拓墣產業研究
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聚焦AI人工智能,研究人工智能產業發展。專注領域:機器人、智能駕駛、智能硬件、智慧醫療、智慧城市、智慧家庭、智能家居、AI芯片、智能生產和智慧物流等

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